lich thi dau bong da y

  • Sự đóng góp
  • Thời gian cập nhật 23/10/2021
  • 3 readings
  • Rating 0
  • great
  • Step on

Giới thiệu về lich thi dau bong da y

bong da tructiep

Quy trình thiết kế mặt nạ ba lớp dựa trên thiết bị điện rãnh

  • Sự đóng gópKý ức
  • Cập nhật thời gian2015-10-19
  • Đọc489 lần
  • ghi bàn4
  • tuyệt vời82
  • Bước lên0

Wang Shanyi 1, Guo Zheng 1, Lou Yingying 2, Qian Liang 2

(1. Trường Vi điện tử, Đại học Giao thông Thượng Hải, Thượng Hải 200240; 2. Công ty TNHH Sản xuất chất bán dẫn Shanghai Huahong Hongli, Thượng Hải 202103)

Tóm tắt: Đổi mới và tối ưu hóa quy trình truyền thống của các thiết bị điện áp thấp. Dựa trên mặt nạ 6 lớp ban đầu, số lượng lớp mặt nạ được giảm xuống và mặt nạ vòng bảo vệ ban đầu được hoàn thành với mặt nạ lỗ tiếp xúc, Vai trò của mặt nạ vùng làm việc và mặt nạ vùng N +. Mục tiêu thông số điện của thiết bị, bằng cách thiết kế các thông số quy trình cụ thể và mô phỏng chúng, để xác minh tính khả thi của quy trình. Các thông số và sơ đồ thiết kế được sử dụng có thể áp dụng cho tất cả các sản xuất thiết bị điện hạ áp.

Từ khóa: thiết bị nguồn; thiết bị điện rãnh; mặt nạ; mô phỏng quy trình

Thư viện Trung Quốc Số phân loại: TN386.1? 34 Mã nhận dạng tài liệu: A Số bài viết: 1004? 373X (2015) 20? 0146? 04

Ngày nhận: 2015? 04? 10

Thiết kế công nghệ của công nghệ mặt nạ ba lớp dựa trên loại rãnh MOSFETWANG Shanyi1, GUO Zheng1, LOU Yingying2, QIAN Liang2

(1. Khoa Vi điện tử, Đại học Giao thông Thượng Hải, Thượng Hải 200240, Trung Quốc; 2. Tổng công ty sản xuất chất bán dẫn Shanghai Huahong Grace, Thượng Hải 201203, Trung Quốc)

Tóm tắt: Sự đổi mới và tối ưu hóa cho quy trình công nghệ truyền thống của thiết bị điện áp thấp đã được tiến hành. Dựa trên mặt nạ sáu lớp ban đầu, các lớp mặt nạ đã được giảm bớt. được thay thế bằng mặt nạ lỗ tiếp xúc. ? MOSFETs điện áp.

Từ khóa: thiết bị nguồn; rãnh MOSFET; mặt nạ; mô phỏng công nghệ

Thiết bị điện bán dẫn là thiết bị bán dẫn để xử lý điện năng, đồng thời chúng cũng là nền tảng và cốt lõi của sự phát triển của công nghệ điện tử. Với sự gia tăng của các ngành công nghiệp mới nổi và sự tiến bộ của xã hội, các lĩnh vực ứng dụng của nó dần được mở rộng. Thiết bị bán dẫn công suất đã trở thành một trong những hướng quan trọng của nghiên cứu công nghệ bán dẫn, đồng thời một nhánh mới của điện tử công suất đã ra đời. Tuy nhiên, với sự tích hợp ngày càng nhiều của các thiết bị bán dẫn, giá thành của một con chip ngày càng thấp, từ đó làm tăng chi phí sản xuất của các doanh nghiệp. Trong bài báo này, bằng cách đổi mới quy trình sản xuất thiết bị điện hiện có, quy trình sản xuất mặt nạ ba lớp mới khác với quy trình truyền thống được đề xuất.

1 Phát triển các thiết bị điện

Vào cuối những năm 1970, sau sự ra đời của bóng bán dẫn hiệu ứng trường bán dẫn oxit kim loại công suất (MOSFET)[1], Làm cho việc sử dụng toàn bộ thiết bị điện bán dẫn đã trải qua một sự thay đổi về chất. So với các thiết bị nguồn khác, thiết bị MOSFET nguồn có nhiều ưu điểm hơn. Trước hết, tần số hoạt động của nó cũng cao hơn so với các loại thiết bị nguồn khác (lên đến 100 MHz). Ngoài ra, điện trở của thiết bị MOSFET nguồn có hệ số nhiệt độ dương nên không xảy ra hiện tượng đánh thủng thứ cấp, dễ dàng làm việc song song.Thứ hai, vì nguồn MOS? FET là một thiết bị điều khiển điện áp dòng điện điều khiển bằng điện áp, nó có lợi thế về điện là trở kháng đầu vào cao và độ lợi dòng điện lớn.[2]. Tuy nhiên, với yêu cầu ngày càng cao về tích hợp thiết bị, cấu trúc của MOSFET thông thường không còn có thể đáp ứng được nhu cầu của thị trường.Do đó, một dạng khác của cấu trúc thẳng đứng VVMOS (rãnh hình chữ V), VUMOS (rãnh hình chữ U) và VDMOS (Khuếch tán kép dọc phẳng) đã ra đời[3]. Cấu trúc dọc này không chỉ kế thừa trở kháng đầu vào cao của ống hiệu ứng trường MOS (≥108 W)[4], Dòng truyền động nhỏ (khoảng 0,1 μA), điện áp chịu đựng cao (điện áp chịu đựng tối đa 1 200 V), dòng điện làm việc lớn (1,5-100 A), công suất đầu ra cao (1-250 W), tuyến tính độ dẫn truyền tốt, tốc độ chuyển mạch nhanh và các đặc điểm tuyệt vời khác, đồng thời giảm đáng kể kích thước của một MOS? FET, dễ dàng tích hợp hơn[5]. Tuy nhiên, do các khuyết tật khác nhau của các cấu trúc trên: ví dụ, có một điện trường mạnh ở đầu rãnh hình chữ V của VVMOS làm giảm điện áp đánh thủng của MOSFET; sự hình thành rãnh hình chữ U. VUMOS không dễ kiểm soát, điều này sẽ làm tăng độ khó của quá trình; Với sự tiến bộ của công nghệ và việc giảm độ rộng dòng, VDMOS đã gây ra hạn chế giảm kích thước ô và không thể loại bỏ hoàn toàn hiệu ứng JFET. Đầu những năm 1980, người ta đã nghiên cứu và phát triển cấu trúc cổng rãnh MOSFET dựa trên cấu trúc VDMOS[6] .Cấu trúc cổng rãnh này gần như loại bỏ hoàn toàn nhược điểm của VDMOS: do kênh chuyển từ ngang sang dọc nên loại bỏ hoàn toàn ảnh hưởng của JFET ký sinh trên mặt phẳng; đồng thời, kích thước của ô giảm đi rất nhiều nên cấu trúc của thiết bị gần như là lý tưởng.[2].Tăng hơn nữa mức khuếch đại hiện tại, giảm điện trở, điện trở trên của các thiết bị điện rãnh thông thường[7]Nó có thể đạt được 0,58 mΩ · cm2; đồng thời, điện áp đánh thủng của thiết bị có thể đạt tới 50 V, gần với giới hạn vật lý của điện trở Si? MOSFET.Ngoài ra, việc sử dụng cấu trúc MOSFET rãnh có thể nâng cao hiệu quả tốc độ chuyển mạch và hiệu suất SOA của thiết bị[8].

Quy trình đắp mặt nạ truyền thống:

Lấy một MOSFET rãnh có kích thước 0,35 μm và 30 V làm ví dụ, quy trình chung được thể hiện trong Bảng 1.Theo quy trình truyền thống, cần có 6 lớp mặt nạ để hoàn thành một sản phẩm, đó là vòng bảo vệ ở bước 3, vùng làm việc ở bước 6, rãnh ở bước 8, N + ở bước 21 và phần tiếp xúc ở bước 25. Lỗ và mặt nạ kim loại bề mặt ở bước 34.

2 Thiết kế quy trình mặt nạ ba lớp mới

Trong thiết kế mới, toàn bộ quy trình chỉ cần mặt nạ rãnh, mặt nạ lỗ tiếp xúc và mặt nạ lớp kim loại. Thiết kế sử dụng mặt nạ lỗ tiếp xúc để thay thế mặt nạ vòng bảo vệ và mặt nạ khu vực làm việc trong quy trình truyền thống. Đối với mặt nạ vòng bảo vệ, phương pháp hình thành vòng bảo vệ trong quy trình truyền thống được thay đổi từ phương pháp tấm trường sang phương pháp vòng giới hạn trường. Khi sử dụng mặt nạ lỗ tiếp xúc, hai kích thước của lỗ tiếp xúc được thiết kế sẵn. Một lỗ lớn hơn được mở trong khu vực CELL và lỗ khác hẹp hơn được mở trong khu vực giao nhau đầu cuối. Sau đó, sau khi mở một lỗ trong khu vực tiếp giáp đầu cuối, các ion P- có thể được đưa vào để tạo thành tiếp giáp PN với N + để tạo thành một vòng bảo vệ. Tương tự, sau khi vòng bảo vệ được hình thành, không cần sử dụng mặt nạ khu vực làm việc để hình thành khu vực làm việc riêng biệt. Đồng thời, với phương pháp này, không cần thêm mặt nạ khi vùng N + được hình thành sau này.

2.1 Thiết kế quy trình

Ý tưởng thiết kế quy trình cơ bản như sau: Đầu tiên, chuẩn bị silicon đơn tinh thể của chất nền loại N + và lớp biểu mô loại N, trồng một lớp ôxít trên cùng và phủ chất cản quang lên vị trí đã xác định trước. Sau đó, mặt nạ rãnh được sử dụng để thực hiện quang khắc rãnh để tạo thành rãnh thiết bị. Sau đó, lớp oxit trên bề mặt của tấm wafer được loại bỏ, và lớp oxit cổng được xếp lại và rãnh được lấp đầy bằng polysilicon pha tạp chất cao, và thao tác san lấp mặt bằng được thực hiện. Sau đó, bề mặt của tấm wafer được niêm phong để tạo thành cổng của thiết bị. Sau đó, thủy tinh borophosphosilicat (BPSG) được áp dụng như một chất điện môi xen kẽ (ILD) trên bề mặt của tấm wafer với cổng đóng lại và một chất cản quang được áp dụng trên cùng với mặt nạ lỗ tiếp xúc. Sau đó tiến hành in quang lỗ tiếp xúc và thực hiện khắc tương ứng. Sau khi lỗ tiếp xúc được hình thành, quá trình cấy ion P được thực hiện để tạo thành vòng bảo vệ, sau đó quá trình cấy và khuếch tán vùng nguồn N + được thực hiện. Cuối cùng, lớp ôxít lỗ tiếp xúc và phần polysilicon được khắc, và mặt nạ lớp kim loại được sử dụng để tạo thành lớp kim loại bằng phương pháp quang khắc để tạo thành cấu trúc cuối cùng như trong Hình 1.

Theo các ý tưởng thiết kế trên, quy trình xử lý dựa trên mặt nạ ba lớp được xác định, như trong Bảng 2.

2.2 Xác định các chỉ số quá trình

Bài viết này lấy thiết bị 30 V kiểu N làm ví dụ và các yêu cầu cuối cùng của nó được trình bày trong Bảng 3.

2.2.1 Xác định nồng độ pha tạp của lớp biểu mô

Trong quá trình sản xuất thiết bị công suất rãnh loại N, nồng độ pha tạp cao thường được sử dụng để giảm điện trở suất của chất nền loại N và lớp biểu mô.Vì hoạt động làm mỏng trở lại tấm wafer sẽ được thực hiện trước khi cắt hạt và đóng gói tấm wafer[9]Vì vậy, các thông số của chất nền không được xem xét ở đây.Nồng độ pha tạp của lớp biểu mô không chỉ xác định điện trở trên của thiết bị, mà còn có mối quan hệ chặt chẽ với điện áp đánh thủng BVdss.[10]. Mối quan hệ giữa nồng độ pha tạp N của lớp biểu mô và điện áp đánh thủng như sau:

Trong công thức: ND là nồng độ pha tạp N của lớp biểu mô; ρ là điện trở suất của lớp biểu mô; q là điện tích, thường được lấy là 1,6 × 10-19 C để tính toán; μ là độ linh động lỗ của lớp biểu mô, được lấy là 450 cm2 / V? s.

Trong các ứng dụng kỹ thuật thực tế, hãy đặt giá trị điện áp làm việc của thiết bị nguồn là điện áp đánh thủng lớn nhất[11]80% giá trị. Nếu sử dụng thiết bị 30 V làm ví dụ, điện áp hoạt động của nó là 30 × 0,8 = 24 V.

Theo công thức trên, khi BVdss tối đa cần thiết để sản xuất là 30 V, nồng độ pha tạp N của lớp biểu mô là:

Tuy nhiên, trong các ứng dụng kỹ thuật thực tế, không có gì đảm bảo rằng phần trăm điện trở suất và nồng độ pha tạp đạt đến giá trị lý thuyết được tính toán.[12], Nhưng lỗi có thể được kiểm soát trong một phạm vi nhất định. Do đó, nếu cho phép sai số ± 15%, điện trở suất của lớp biểu mô là 0,4 ~ 0,54 Ω cm. Nồng độ pha tạp là 2.465 × 1016 ~ 3.335 × 1016 cm-3.

2.2.2 Xác định độ dày của lớp biểu mô

Phép đo độ dày của lớp biểu mô có thể được biểu thị bằng công thức sau:

2.3 Tóm tắt các chỉ số quá trình

Theo mô hình lý thuyết trên, kết hợp với quy trình tiêu chuẩn quy trình trưởng thành, các thông số quy trình sản xuất thiết bị cuối cùng được xác định như sau:

(1) Chất nền: Chất nền loại N có điện trở suất 1,2 ~ 1,5 mΩ · cm.

(7) Chiều rộng rãnh: 0,2-0,4 μm.

(8) Độ sâu rãnh: 1,3 μm.

(9) Chiều rộng của lỗ tiếp xúc: 0,3 μm.

(10) Chiều sâu của lỗ tiếp xúc: 6 000 ?.

(11) Khoảng cách từ polysilicon đến lỗ tiếp xúc: 0,25 μm.

(12) Kích thước sân: 1,2 μm.

(13) Kích thước tối thiểu của lỗ tiếp xúc mối nối đầu cuối: 0,26 μm.

3 Kết quả mô phỏng thiết kế quy trình

Theo yêu cầu của các sản phẩm trên, đầu tiên xác định quá trình mô phỏng chính, như trong Bảng 4.

Đồng thời, theo quá trình cấy ion vùng cơ thể, cấy ion vùng nguồn, môi trường xen kẽ và cấy ion lỗ tiếp xúc và các thông số khác, sự kết hợp DOE được chia thành 6 phần tách để xác định liệu mục tiêu thiết bị mong đợi có thể đạt được hay không, như hình minh họa trong Bảng 5 và Bảng 6.

Theo các tổ hợp DOE khác nhau nêu trên, mô phỏng thiết bị được thực hiện và kết quả mô phỏng được thể hiện trong Bảng 7 và Bảng 8.

Có thể thấy rằng các thông số quá trình trên cuối cùng có thể làm cho thiết bị đạt được mục tiêu đã định trước thông qua mô phỏng.

4. Kết luận

Kể từ khi các thiết bị điện ra đời trong nhiều thập kỷ, chúng đã dần dần phát triển thành các thiết bị bán dẫn công suất chủ đạo, được thúc đẩy bởi tiến bộ công nghệ liên tục trong bốn lĩnh vực chính là nguyên liệu, quy trình thiết kế thiết bị, đóng gói và thiết kế có sự hỗ trợ của máy tính. Tuy nhiên, với sự phát triển nhanh chóng của ngành công nghiệp vi mạch tích hợp, tỷ lệ nghịch giữa chi phí sản xuất của quy trình truyền thống và giá trị của một con chip đơn lẻ đang tăng lên từng ngày. Trên cơ sở đó, bài báo này đổi mới quy trình mặt nạ sáu lớp truyền thống của các thiết bị điện; thiết kế khả thi và mô phỏng quy trình mặt nạ ba lớp được đề xuất được thực hiện, đây sẽ là một thiết bị điện dựa trên quy trình mặt nạ ba lớp trong trong tương lai. Sản xuất hàng loạt đặt một nền tảng vững chắc.

[1] Zhao Zhiheng. Thiết kế khả năng sản xuất MOSFET nguồn[D]Tế Nam: Đại học Sơn Đông, 2010.

[2] Su Yanfang, Liu Yingkun. Nghiên cứu và phát triển MOSFET rãnh[J]Công nghệ bán dẫn, 2007 (4): 277-280.

[3] Zhang Bo. Công nghệ bán dẫn điện đang phát triển vượt bậc[EB/OL].[2015?04?15] http://www.docin.com/p?389013003.html.

[4] JUANG MH, SUN LC, CHEN WT, và các cộng sự. Một sơ đồ đơn giản hóa quy trình để chế tạo rãnh silic có căn chỉnh? Gatepower MOSFETs [J]Điện tử trạng thái rắn, 2001, 45 (1): 169? 172.

[5] JUANG MH, CHEN W T. Chế tạo rãnh? Cổng điệnMOSFETs bằng cách sử dụng vùng cơ thể được pha tạp chất kép [J]Điện tử trạng thái rắn, 2004, 48 (1): 1079? 1085.

[6] Shen Weixing. Thiết kế và nghiên cứu MOSFET rãnh điện hạ thế[D].Shanghai: Đại học Thượng Hải, 2006.

[7] Guo Yulong. Nghiên cứu về độ tin cậy ở nhiệt độ thấp của thiết bị VDMOS nguồn[D].Xi'an: Đại học Xidian, 2013.

[8] Yin Yunchao. Thiết kế và sản xuất MOSFET rãnh với cấu trúc cổng bảo vệ ESD[D].Suzhou: Soochow University, 2011.

[9] Tang Hongxiang, Ji Jianxin, Sun Xiangdong, v.v. Phát triển IGBT rãnh điện áp cao[J]Công nghệ bán dẫn, 2012 (4): 256-262.

[10] Gai Ximin, Wang Zhenyu. Lựa chọn vật liệu cho thiết bị VDMOS kênh N[J]Tạp chí Đại học Yichun, 2014 (3): 27-29.

[11] Yu Lishan. Nghiên cứu về đặc điểm đánh thủng cấu trúc đầu cuối của MOSFET nguồn điện cao áp[D].Chengdu: Đại học Giao thông Tây Nam, 2013.

[12] Ma Wanli, Zhao Wenkui. Nghiên cứu về các phương pháp chế tạo rãnh khác nhau Vùng nguồn VDMOS[J]Công nghệ bán dẫn, 2011 (11): 840? 844.

Đôi nét về tác giả: Wang Shanyi (1987—), nam, đến từ Thượng Hải, trình độ thạc sĩ. Sở thích nghiên cứu của anh bao gồm công nghệ bán dẫn và thử nghiệm chất bán dẫn.

Trước: Một thuật toán ước tính độ trễ vòng lặp dựa trên sự lặp lại LMS
Kế tiếp: Nghiên cứu về Hệ thống Báo cáo Mục tiêu Tự động của Bắn súng Mô phỏng Laser Dựa trên LabVIEW

Chúc các bạn đọc tin lich thi dau bong da y vui vẻ!